Flot de conception transparent entre le circuit intégré, le boîtier et la carte | Cadence

Cadence Design Systems annonce sous la référence Cadence Virtuoso System Design Platform, un nouveau flot formel, rationalisé et automatique de co-conception et de vérification entre la plateforme Virtuoso et les technologies Allegro et Sigrity de Cadence. Un tel niveau d’intégration permet aux ingénieurs de concevoir simultanément au niveau du circuit intégré, du boîtier et de la carte électronique.

Cette nouvelle solution intègre la plateforme Virtuoso avec les technologies Allegro et Sigrity de Cadence pour simplifier l’ensemble du processus de conception et améliorer de façon significative la productivité et les cycles de conception. En automatisant un processus jusqu’alors manuel, la plateforme Virtuoso System Design Platform permet aux concepteurs de minimiser les risques d’erreur et de diminuer le temps nécessaire au LVS (layout versus schematic) entre le circuit intégré et le boitier de plusieurs jours à quelques minutes.

Face à la complexité croissante des circuits intégrés, des boîtiers et des cartes électroniques, il est désormais nécessaire d’utiliser des circuits intégrés qui utilisent du silicium et d’autres matériaux pour concevoir des systèmes optimisés et aux performances élevées. Par conséquent, cette tendance oblige les ingénieurs à intégrer de multiples technologies hétérogènes dans un seul produit, avec à la clé un impact sur les performances et le fonctionnement des circuits intégrés, ainsi que l’apparition de nouveaux challenges pour les fabricants de semiconducteurs. Afin de relever ces défis, Cadence a développé une nouvelle solution multi-plateformes qui rationalise et automatise la conception des boîtiers ou modules intégrant des périphériques extérieurs (off-chip) et plusieurs circuits intégrés réalisés au moyen de différents kits de conception (Process Design Kit — PDK).

La plateforme Virtuoso System Design permet aux concepteurs de circuits intégrés de prendre en compte des éléments parasites (layout parasitics) présents au niveau système dans le flot de vérification du circuit intégré, ce qui permet de gagner du temps en associant les données de connectivité de la topologie (layout) du boîtier et de la carte électronique au modèle électrique parasite du circuit intégré. Le schéma compatible au niveau système (« system aware ») qui est généré automatiquement peut alors être facilement utilisé pour créer un banc de test dédié à la simulation finale du circuit intégré. Jusqu’à maintenant les concepteurs pouvaient faire des changements uniquement après de longues vérifications manuelles nécessitant l’utilisation de tableurs et autres méthodes ad hoc demandant plusieurs jours d’effort. En automatisant le flot dans son intégralité, Virtuoso System Design Platform s’affranchit du processus manuel et source d’erreur qui consiste à réinjecter les parasites présents au niveau de l’implémentation du système dans le flot de conception du circuit intégré réduisant l’effort associé de plusieurs de travail à quelques minutes seulement.

Fournisseur : Cadence

Référence : Cadence Virtuoso System